플립플롭은 컴퓨터와 통신 장치에서 데이터를 저장하고 정보 흐름을 제어하는 데 사용됩니다. 플립플롭과 달리 래치는 특정 입력이 활성화되면 출력을 변경할 수 있습니다. 래치와 플립플롭은 서로 다릅니다. 래치는 레벨에 민감하고 플립플롭은 에지에 민감합니다.
래치와 플립플롭이 입력 신호에 어떻게 반응하는지 살펴보면서 비교할 수 있습니다. 래치는 입력 신호의 레벨에 따라 출력을 변경합니다. 입력 신호는 높거나 낮습니다. 플립플롭은 입력 신호의 변화에 따라 출력을 변경합니다. 이는 높고 낮은 대신 입력 신호가 상승하거나 하강한다는 것을 의미합니다.
플립플롭에는 SR, JK, D, T 플립플롭과 같은 다양한 유형이 있습니다. 이 기사에서는 D형 플립플롭에 대해 자세히 설명합니다. SR 플립플롭을 사용하여 D형 플립플롭을 설계할 수 있습니다. NOT 게이트는 D형 플립플롭의 S 입력과 R 입력 사이에 연결되며, 이 두 입력은 서로 연결됩니다. SR 플립플롭 대신 D형 플립플롭을 사용할 수 있습니다. 이 구성에서는 SET 및 RESET 상태만 필요합니다.
빠른 개요:
- D형 플립플롭이란 무엇입니까?
- D형 플립플롭 회로
- 타이밍 다이어그램
- D형 플립플롭의 진리표
- D형 플립플롭의 마스터-슬레이브 구성
- 마스터-슬레이브 D형 플립플롭 회로
- 주파수 분할을 위한 D형 플립플롭
- 데이터 래치로서의 D 플립플롭
- 투명한 데이터 래치
- D형 플립플롭 IC
- 결론
D형 플립플롭이란 무엇입니까?
D형 플립플롭(Delay Flip-Flop)은 두 가지 안정된 상태를 갖는 클럭킹된 디지털 회로소자입니다. 이 유형의 플립플롭은 입력에서 1클럭 주기 지연을 사용합니다. 이로 인해 여러 개의 D형 플립플롭을 직렬로 연결하여 지연 회로를 만들 수 있습니다. D형 플립플롭은 특히 디지털 TV 시스템에서 다양한 용도로 사용됩니다.
D형 플립플롭 회로
간단한 D형 플립플롭에는 4개의 입력과 2개의 출력이 포함됩니다. 이러한 입력은 다음과 같습니다.
1. 데이터
2. 시계
3. 설정
4. 재설정
D형 플립플롭의 두 출력은 논리적으로 서로 반대입니다. 입력 데이터는 논리 0(저전압) 또는 논리 1(고전압)일 수 있습니다. 클록 입력 신호는 플립플롭을 외부 신호와 동기화합니다. 두 입력 세트 및 재설정은 낮은 로직 레벨로 유지됩니다. D형 플립플롭에는 두 가지 상태가 가능합니다. 플립플롭의 데이터 입력(D)이 0이면 플립플롭을 재설정하고 출력은 0이 됩니다. 데이터 입력(D)이 1이면 플립플롭을 설정하고 결과는 0이 됩니다. 1의 출력.
D형 플립플롭은 D형 래치와 다르다는 점에 유의하는 것이 중요합니다. D형 래치에는 클록 신호가 필요하지 않지만 D형 플립플롭에는 상태를 변경하기 위해 클록 신호가 필요합니다.
한 쌍의 SR 래치로 D형 플립플롭을 구성할 수 있습니다. S 입력과 R 입력 사이의 단일 데이터 입력에는 반전 연결도 필요합니다. S 및 R 입력은 동시에 높거나 낮을 수 없습니다. D형 플립플롭의 주요 특징 중 하나는 데이터 정보를 저장하고 유지할 수 있는 래치를 생성할 수 있다는 것입니다. D형 플립플롭의 래치 속성을 사용하여 지연 회로를 만들고 필요할 때 데이터를 처리할 수 있습니다. D형 플립플롭은 주로 주파수 분배기 및 데이터 래치에 사용됩니다.
타이밍 다이어그램
타이밍 다이어그램을 왼쪽에서 오른쪽으로 분석해 보겠습니다.
- 타이밍 다이어그램의 시작 부분에는 큐 처음에는 LOW입니다. SET가 잠시 HIGH로 변하면, 큐 HIGH가 되고 HIGH를 유지합니다. 반면, RESET이 잠시 HIGH가 되면, 큐 LOW가 되고 LOW를 유지합니다.
- LOW에서 HIGH로의 데이터 변경은 영향을 미치지 않습니다. 큐 . 출력이 DATA 변경에 응답하지 않습니다. 첫 번째 클럭 펄스의 상승 에지에서는 DATA가 HIGH이므로, 큐 HIGH가 됩니다. DATA가 일시적으로 LOW로 다시 변경되었다가 다시 HIGH로 변경됩니다. 이 모든 것이 영향을 미치지 않습니다. 큐 . 두 번째 클럭 펄스의 상승 에지에서 DATA는 여전히 HIGH이고 큐 또한 여전히 HIGH 상태입니다.
- 세 번째 클럭 펄스의 상승 에지(rising edge)로 이동하여 DATA가 LOW일 때, 큐 LOW가 됩니다. DATA가 LOW로 유지되는 네 번째 및 다섯 번째 클럭 펄스에서는 큐 각 상승 에지에서도 LOW를 유지합니다. 마지막으로 상승 에지가 오면 DATA는 HIGH가 되고, 큐 또한 HIGH로 이동합니다.
참고 큐 언제나 그 반대야 큐 . SET 입력은 언제든지 출력을 HIGH로 만들 수 있습니다. 마찬가지로 원할 때마다 RESET 입력을 사용하여 출력을 LOW로 설정할 수 있습니다.
D형 플립플롭의 진리표
D형 플립플롭 특성은 D 플립플롭 진리표를 사용하여 작성할 수 있습니다. 진리표 내부에는 D라는 하나의 입력이 있음을 알 수 있습니다. 마찬가지로 Q(n+1)인 출력도 하나만 있습니다.
| CLK | 디 | 질문(n+1) | 상태 |
| – | 0 | 0 | 초기화 |
| – | 1 | 1 | 세트 |
D형 플립플롭의 특성표에는 D와 Qn이라는 두 개의 입력이 있습니다. 특성 테이블에는 하나의 출력 Q(n+1)이 있습니다.
D형 논리 다이어그램에서 Qn과 Qn'이 두 개의 보완적인 출력이라는 결론을 내릴 수 있습니다. 이 두 출력은 Gate 3과 Gate 4의 입력 역할도 합니다. 따라서 플립플롭의 현재 상태인 Qn은 입력으로 간주되고 플립플롭의 다음 상태인 Q(n+1)은 입력으로 간주됩니다. 출력으로 간주됩니다.
| 디 | Qn | 질문(n+1) |
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
D형 플립플롭의 특성 테이블을 사용하여 2변수 K-맵에서 K-맵 부울 표현식을 작성할 수 있습니다.
D형 플립플롭의 마스터-슬레이브 구성
D형 플립플롭의 동작을 개선하기 위해 D형 플립플롭 출력 끝에 두 번째 SR 플립플롭을 추가할 수 있습니다. 이로 인해 D형 플립플롭의 출력에서 보완 클록 신호가 활성화됩니다. 결과적으로 Master-Slave D형 플립플롭이 형성됩니다. 클록 신호의 상승 에지(Low-to-High)가 오면 마스터 플립플롭의 입력 조건이 래치됩니다. 반면 마스터 D형 플립플롭의 출력은 비활성화됩니다.
마찬가지로, 클럭 신호의 후행 또는 하강 에지(High-to-Low)가 도달하면 두 번째 단계 슬레이브가 활성화됩니다. 클럭 펄스가 하이에서 로우로 이동하면(네거티브 펄스 동안) 출력이 변경됩니다. 두 개의 래치를 서로 반대 클록 위상으로 연결하여 마스터-슬레이브 D형 플립플롭을 설계할 수 있습니다.
마스터-슬레이브 D형 플립플롭 회로
따라서 D형 마스터-슬레이브 회로에서는 D형 마스터-슬레이브 회로에서 클럭 펄스가 상승할 때 마스터 플립플롭이 D 입력에서 데이터를 로드하는 방법을 확인할 수 있습니다. 그러면 마스터가 뒤집어집니다. 클록 펄스의 두 번째 에지(하강 에지)에서 슬레이브 플립플롭은 이제 데이터를 로드하고 슬레이브를 켭니다.
전반적으로 이 구성에서는 하나의 플립플롭이 항상 ON이고 다른 플립플롭은 OFF가 됩니다. 이 마스터-슬레이브 플립플롭 구성의 출력 Q는 완전한 클록 펄스 사이클이 적용될 때만 D의 값을 캡처합니다. 이 전체 사이클에는 0-1-0 구성의 상승 및 하강 에지가 포함되어야 합니다.
주파수 분할을 위한 D형 플립플롭
D형 플립플롭을 주파수 분배 회로로 사용할 수도 있습니다. D 플립플롭 출력 Q를 입력 D에 직접 연결하면 폐쇄 루프 피드백 시스템이 생성됩니다. 클록 펄스의 두 사이클마다 쌍안정이 토글됩니다.
데이터 래치는 바이너리 분배기 또는 주파수 분배기로도 기능할 수 있습니다. 이로 인해 2분할 카운터 회로가 생성됩니다. 이는 출력 주파수가 클록 펄스 주파수에 비해 절반으로 줄어든다는 의미입니다.
D형 플립플롭 주변의 피드백 루프 시스템을 포함하면 T형 쌍안정 플립플롭이라고도 알려진 T형 플립플롭과 같은 다양한 유형의 플립플롭 회로를 만들 수도 있습니다. 이진 카운터의 이 T형 플립플롭은 아래 그림과 같이 2로 나누기 회로처럼 작동할 수 있습니다.
위의 파형에서 출력 Q가 입력 단자 D에 피드백으로 제공되면 Q의 출력 펄스 주파수는 입력 클록 주파수(f의 절반(f/2)과 정확히 동일하다는 결론을 내릴 수 있습니다. 안에 ). 즉, 이 회로는 입력 주파수를 2배로 나누어 주파수 분할을 수행합니다. Q는 두 클럭 사이클마다 한 번씩 1이 됩니다.
데이터 래치로서의 D 플립플롭
주파수 분할과 함께 D 플립플롭도 데이터 래치 역할을 할 수 있습니다. 데이터 래치는 입력에 있는 데이터를 유지하거나 호출하는 장치입니다. 실제로는 단일 비트 메모리 장치로 작동합니다. 다음과 같은 IC를 쉽게 찾을 수 있습니다. TTL 74LS74 아니면 그 CMOS 4042 쿼드 형식으로. 이 IC는 데이터 래칭 목적으로 특별히 설계되었습니다.
4비트 데이터 래치를 구성하려면 4개의 1비트 데이터 래치를 함께 연결하십시오. 또한 이러한 모든 1비트 데이터 래치의 클록 입력이 상호 연결되고 동기화되었는지 확인하십시오. 아래는 주어진 4비트 데이터 래치 회로입니다.
투명한 데이터 래치
전자 및 디지털 회로에서는 데이터 래치의 수많은 응용 프로그램을 찾을 수 있습니다. Data Latch를 사용하면 버퍼링, I/O 포트 관리, 양방향 버스 구동 및 디스플레이 구동을 관리할 수 있습니다. 두 가지 모두에서 매우 높은 출력 임피던스를 제공하도록 설계되었습니다. 큐 그리고 그 보완 출력 큐 . 이렇게 하면 연결된 회로에 대한 임피던스 효과가 최소화됩니다.
대부분의 경우 단일 1비트 데이터 래치는 일반적으로 사용되지 않습니다. 시중에서 판매되는 IC는 여러 개별 데이터 래치(4, 8, 10, 16 또는 32)를 단일 패키지에 통합합니다. 예는 다음과 같습니다 74LS373 옥탈 D형 투명 래치.
당신은 생각할 수 있습니다 74LS373 8개의 장치로 D형 플립플롭 그 안에. 각 플립플롭에는 데이터 입력이 있습니다. 디 그리고 출력 큐 . 클록 입력(CLK)이 HIGH이면 각 플립플롭의 출력은 데이터 입력과 일치합니다. 이는 데이터 입력이 출력에 투명하거나 표시됨을 의미합니다. 이 열린 상태에서 경로는 디 입력 큐 출력이 투명합니다. 이를 통해 데이터가 방해받지 않고 흐를 수 있으므로 투명 래치라는 이름이 부여됩니다.
반면에 클럭 신호가 LOW이면 래치가 닫힙니다. 출력은 큐 클록 신호가 변경되기 전에 존재하는 데이터의 마지막 값으로 래치됩니다. 이 지점에서, 큐 더 이상 이에 대한 응답으로 변경되지 않습니다. 디 .
D형 플립플롭 IC
TTL 패키지와 CMOS 패키지 모두에서 사용할 수 있는 다양한 유형의 D 플립플롭 IC가 있습니다. 74LS74는 고려할 수 있는 일반적으로 사용되는 옵션 중 하나입니다. 이는 단일 칩 내에 2개의 개별 D형 쌍안정 소자를 포함하는 Dual D 플립플롭 IC입니다. 이를 사용하여 단일 또는 마스터-슬레이브 토글 플립플롭을 만들 수 있습니다.
직접 클리어 입력이 있는 74LS174 HEX D 플립플롭과 같은 다른 D형 플립플롭 IC 회로도 사용할 수 있습니다. 또 다른 D 플립플롭 IC는 보완 출력을 갖춘 74LS175 쿼드 D 플립플롭입니다. 74LS273 Octal D형 플립플롭에는 총 8개의 D형 플립플롭이 있습니다. 이 8개의 플립플롭은 모두 명확한 입력을 가지고 있습니다. 이러한 입력은 모두 단일 패키지에 연결됩니다.
결론
D형 플립플롭은 2개의 연속 SR 래치를 사용하여 설계할 수 있습니다. S 입력과 R 입력 사이에도 인버터가 사용됩니다. 그러면 단일 D(데이터) 입력이 출력됩니다. 기본 D형 플립플롭에 두 번째 SR 플립플롭을 추가할 수 있습니다. 이렇게 하면 D형 플립플롭 작동이 향상됩니다. 이 SR 플립플롭을 D형 플립플롭의 출력에 연결할 수 있습니다. 클럭 신호가 원래 신호와 반대일 때만 작동합니다. 이 구성은 마스터-슬레이브 D 플립플롭이라고도 합니다.
D형 래치와 D형 플립플롭은 모두 다릅니다. 래치에는 클록 신호가 없지만 D형 플립플롭에는 클록 신호가 있습니다. D 플립플롭은 에지 트리거 장치입니다. 입력 데이터 전송은 상승 또는 하강 클럭 에지를 사용하여 제어됩니다. 반면에 데이터 래치 및 투명 래치와 같은 데이터 래치는 레벨 감지 장치입니다.